Instrukcja postępowania - SCHEMAT

Instrukcja opisuje czynności niezbędne do wykonania: schematu i symulacji, implementacji (bez syntezy - implementacja odbywa się z pliku EDIF otrzymanego bezpośrednio ze schematu) oraz zaprogramowania układu na płytce testowej XS-40 firmy XESS Corporation z układem XC4010XL-PC84.

1) Utworzenie projektu

Uruchomić program Active-HDL 6.2. W oknie Getting Started wybrać opcję Create new workspace. W oknie New Workspace podać nazwę przestrzeni roboczej (workspace):




Następnie zaznaczyć opcję dodawania nowego projektu do przestrzeni roboczej:


Ustawic parametry projektu (proszę zwrócić uwagę na ustawienie opcji Block Diagram Configuration na Edif Schematic):


oraz podać jego nazwę:


2) Wprowadzanie projektu (rysowanie schematu)

Kliknąć na przycisk wprowadzania projetku za pomocą schematu (Block Diagram Editor):


oraz uzupełnić dane dotyczące schematu:





Narysować schemat, korzystając TYLKO z elementów z biblioteki XC4000X. (jeśli biblioteka ta jest niedostępna, należy włączyć widok bibliotek View/Library_Manager a następnie dodać bibliotekę XC4000X do palety Add to Symbols Toolbox)


Wszystkie końcówki wychodzące poza układ programowalny (wejścia i wyjścia) MUSZĄ przechodzić przez odpowiednie bufory (IBUF = input buffer, OBUF = output buffer), np.:


Jeśli trzeba dodać nowy port wejściowy lub wyjściowy lub wygenerować wartość stałą ('zero' lub 'jedynka' logiczna), to należy skorzystać z poniższych przycisków:

Zaleca się sprawdzenie schematu (Diagram/Check Diagram). Jeśli pojawi się jakiekolwiek ostrzeżenie (warning), należy dwukrotnie kliknąć w linię tekstu w oknie konsoli informującą o ostrzeżeniach i błędach, żeby zobaczyć szczegóły.

Jeśli schemat jest gotowy, to należy go zapisać w postaci pliku EDIF. Najpierw należy sprawdzić, czy dobrze ustawiony jest format wyjściowy: Diagram/Set Target HDL... - powinna być ustawiona opcja EDIF:


Następnie należy wygenerować plik EDIF: Diagram/Generate HDL Code i zanotować podaną w konsoli ścieżkę do tego pliku (będzie potrzebna później!!!).

3) Symulacja projektu

W Design Browser (okno po lewej stronie ekranu), w zakładce Files należy rozwinąć linię oznaczającą nasz schemat (rozszerzenie *.bde) i zaznaczyć myszą linię z plikiem EDIF (*.edn):


Zaznaczony plik należy skompilować, żeby utworzyć model do symulacji (Design/Compile lub F11 lub ). Jeśli kompilacja przebiegnie bez błędów, należy wybrać główny blok układu do symulacji - u góry okna Design Browser jest Top Level Selection:


Teraz można otworzyć okno symulatora (File/New/Waveform lub ). Żeby dodać sygnały do symulacji, najprościej jest przełączyć zakładkę Design Browser na Structure, kliknąć na linię oznaczającą nasz główny blok projektu i przeciągnąć sygnały z dołu okna Design Browser do okna symulatora.

Żeby zacząć symulację, należy podać pobudzenia (stimulators):


Rozpoczęcie symulacji: Simulation/RunFor lub . Jeśli trzeba powtórzyć symulację, to należy ją najpierw zrestartować, a następnie uruchomić ponownie (Simulation/Restart Simulation + Simulation/RunFor lub + ).

4) Implementacja

Uwaga: Synteza układu polega na zamianie kodu VHDL lub Verilog do postaci schematu w formacie EDIF. Edytor schematu umożliwa bezpośrednio eksport do postaci EDIF, dlatego po wprowadzeniu poprawnego schematu, synteza układu nie jest potrzebna.

Utworzyć odpowiedni plik UCF (np. notepad'em) i zapisać go w katalogu src.

Ustawić następujące opcje implementacji:

Zakładka General:
- Netlist File: zanotowana wcześniej ścieżka do pliku EDIF
- Device: XC4010XL-PC84
- Speed Grade: -09

Zakładka Translate:
- Use Default UCF File: odznaczyć i podać ścieżkę do stworzonego pliku UCF.

Zakładka Timing&Configure:
- Generate Bit File: zaznaczyć.



Wykonać Implementację.

5) Przesłanie konfiguracji do układu scalonego

Uruchomić program gxsload i przeciągnąc do okna FPGA/CPLD plik *.bit powstały w wyniku implementacji (plik *.bit znajduje sie w katalogu implement\ver1\rev1).
Sprawdzić działanie układu korzystając z programu gxsport .