Kierunek - Podkierunek: Elektronika i Telekomunikacja, Elektronika

Semestr: VI, VII

Rodzaj przedmiotu: specjalnościowy

Nazwa przedmiotu: Język VHDL w projektowaniu układów i systemów cyfrowych

Liczba godzin w semestrze: VI: 2 - - -, VII: - - 2 -

Cel przedmiotu:

Synteza logiczna oraz języki opisu sprzętu zaczynają rewolucjonizować proces projektowania układów cyfrowych ASIC. Główne zmiany wywołane są szybko rozwijającymi się technologiami produkcji układów scalonych i procesów projektowania jak również potrzebą poprawy jakości projektowania i jego produktywności. Rozwój języka VHDL (Very High Speed Integrated Circuit Hardware Description Language) był początkowo - w latach 80-tych - sponsorowany przez rząd USA oraz US Air Force. W latach następnych organizacje te kontynuowały finansowanie prac związanych z VHDL oraz rozpowszechniały je w środowiskach projektantów systemów elektronicznych oraz na uniwersytetach. W roku 1987 VHDL został przyjęty jako standard przez organizację IEEE i od tego czasu jest powszechnie stosowany w przemyśle.

VHDL ma olbrzymie możliwości różnorodnych zastosowań. Może być użyty do opisu szerokiej gamy cyfrowych systemów elektronicznych począwszy od poziomu behawioralnego (ogólny opis zachowania się systemu z punktu widzenia wyprowadzeń zewnętrznych) poprzez poziom przesłań rejestrowych (RTL) aż do poziomów bramek i pojedynczych kluczy. Dodatkowo, w celu weryfikacji pracy systemu, istnieją możliwości symulacji jego zachowania się na każdym z poziomów opisu. Kod VHDL można także użyć jako wejście do systemów syntezy logicznej i w ten sposób proces projektowania układów scalonych ulega zautomatyzowaniu. Język VHDL użyty dla opisu układu i jego symulacji, sprzężony z narzędziami syntezy logicznej i rozważany jako część procesu projektowania, jest preferowanym podejściem do projektowania układów ASIC prezentowanym w ramach wykładu.

Celem przedmiotu jest zapoznanie studentów z językiem opisu sprzętu VHDL. Szczególny nacisk położony jest na możliwości wykorzystania tego języka do projektowania cyfrowych układów scalonych. Przedstawia się liczne przykłady układów sekwencyjnych i kombinatorycznych umożliwiające zrozumienie zasad posługiwania się językiem VHDL. Końcowa część wykładu poświęcona jest skrótowemu omówieniu pakietu programów znanych pod wspólną nazwą ALLIANCE służących między innymi do projektowania cyfrowych układów scalonych.

Przebieg zajęć

Wykład 2-godzinny w semestrze 6. W następnym semestrze studenci wykonuja projekt laboratoryjny

Zaliczenie

Zaliczenie wykładu odbywa się w oparciu o 2-godzinny egzamin pisemny. Podstawą zaliczenia zajęć laboratoryjnych jest samodzielnie wykonany projekt układu elektronicznego wykonany przy pomocy systemu ALLIANCE.

Treść wykładu:

1. Wiadomości wstępne: idea układów ASIC, pojęcie syntezy logicznej, wady i zalety stosowania VHDL
2. Proces projektowania układów ASIC - tradycyjny oraz z wykorzystaniem VHDL
3. Podstawy syntezy z użyciem języka VHDL; opis behawioralny, opis strukturalny, opis na poziomie RTL. Podstawowe jednostki w języku VHDL. Procesy. Sygnały wejściowe, wyjściowe i testujące. Definiowanie zachowania sie układu
4. Synteza układów sekwencyjnych; liczniki binarne, liczniki BCD, liczniki w kodzie Gray'a, technika maszyny stanów
5. Logika sterująca
6. Funkcje przetwarzania sygnałów
7. Tworzenie projektu układu scalonego. Opis strukturalny VHDL. Hierarchia projektowania. Symulacje VHDL. Testowanie.
8. Wykorzystanie pakietu ALLIANCE do projektowania układów scalonych

Podręczniki i skrypty:

1. Ott, D.E., Wilderotter, T.J.: A Designer's Guide to VHDL Synthesis, Kluwer Academic Publishers, 1994

Niezbędne przedmioty poprzedzające:

1. Układy elektroniczne liniowe
2. Układy cyfrowe

Autor programu: Bogdan Pankiewicz

Katedra: Układów Elektronicznych pokój 329 tel. 19 74