Inżynieria układów i systemów scalonych

Projekt

1. Organizacja zajęć

W ramach zajęć należy wykonać projekt prostego układu scalonego CMOS.  Projekt ten może być wykonany w dowolnej technologii CMOS, przy czym preferowana jest AMIS C5. Układ może być nawet bardzo prostym układem typu wzmacniacz operacyjny, multiplekser, licznik i.t.d. z tym zastrzeżeniem, że projekt powinien być kompletny – gotowy do wysłania do produkcji. Dopuszcza się prace samodzielne lub wykonywane przez dwuosobowe grupy. Projekt powinien być wykonany wg poniższego planu:

a) Rozpoznanie literaturowe związane z realizowanym projektem.

b) Propozycja rozwiązania zadania projektowego.

c) Symulacje wstępne układu (program PSPICE).

d) Wykonanie topografii (program MAGIC).

e) Ekstrakcja topografii oraz symulacje końcowe po wykonaniu topografii.

f) Ewentualne poprawki w schemacie i topografii układu oraz końcowe symulacje.

g) Oddanie projektu w formie pliku zawierającego: opis zrealizowanego układu, listę połączeń układu przed wykonaniem topografii, projekt topografii wykonany przy użyciu programu MAGIC, listę połączeń po ekstrakcji, podsumowanie i wnioski końcowe.

            Zachęca się do samodzielnego zaproponowania tematu projektu. Jeśli dana grupa nie skorzysta z tej możliwości, prowadzący zajęcia przydzieli zadanie wg własnego uznania.

Na ósmej godzinie zajęć każda grupa wygłasza krótkie sprawozdanie z postępu prac. Podobnie, na ostatnich zajęciach każda grupa wygłasza sprawozdanie z osiągniętych wyników prac. W czasie prezentacji będzie dostępny do dyspozycji rzutnik komputerowy.

 

UWAGA: Ww. prezentacje powinny zawierać na kolejnych slajdach:

Prezentacja pierwsza, na 8 godzinie zajęć projektowych:

1. tytuł projektu i wymagania projektowe,

2. wyszczególnienie literatury, która została wykorzystana do wykonania projektu,

3. zaproponowany schemat układu,

4. przykładowe symulacje,

5. podsumowanie.

 

Prezentacja końcowa:

1. tytuł projektu i wymagania projektowe,

2. zaproponowany schemat układu,

3. przykładowe symulacje,

4. rysunek topografii,

5. wyniki symulacji po ekstrakcji w postaci tabeli zawierającej: wymagania projektowe, wyniki symulacji przed ekstrakcją, wyniki symulacji po ekstrakcji,

6. podsumowanie.

 

CZAS OBU PREZENTACJI 5MIN BEZ MOŻLIWOŚCI PRZEDŁUŻENIA!!!

 

2. Kryterium wystawienia oceny

Ocenę końcową stanowi średnia uzyskana z oddanego sprawozdania oraz ocen uzyskanych na dwóch prezentacjach.

3. Literatura:

1)       R. L. Geiger, P. E. Allen, N. R. Strader, „VLSI design techniques for analog and digital circuits“, McGraw-Hill 1990.

2)      P. E. Allen, D. R. Holberg, „ CMOS analog circuit design“, Sunders College Publishing, 1987.

3)      P. R. Gray, R. G. Meyer, ”Analysis and design of analog integrated circuits”, John Wiley & Son, Inc. 1993.

4)      P. Gajewski, J. Turczyński, „ Cyfrowe układy scalone CMOS”, WKŁ 1990.

5)      „Matching properties of MOS transistors”, M. Pelgrom, A. Duinmaijer, A. Welbres, IEEE Journal of Solid-State Circuits, vol.. 24, no. 5, October 1989.

6)      J. Izydorczyk, „PSpice komputerowa symulacja układów elektronicznych”, Helion, 1993.

7)      C. Wai-Kai (editor), „The VLSI Handbook”, Taylor & Francis Group, 2007.

8)      B. Pankiewicz, materiały pomocnicze do przedmiotu „Inżynieria układów i systemów scalonych”, Gdańsk 2009.

9)      A. Guziński, „Liniowe elektroniczne układy analogowe”, WNT 1992.

10)  Strona domowa programu MAGIC  http://opencircuitdesign.com/magic/index.html.

11)  Strona domowa firmy MOSIS - dystrybutora technologii Amis C5 http://www.mosis.com/

12)  Przykład ringu I/O analogowego i cyfrowego oraz opis dla technologii CMOS Orbit 2µm.

4. Projekty:

1)      Technologia preferowana AMIS C5.

2)      Napięcie zasilające: 3.3V ±10%.

3)      Zakres temperatur pracy: -80°C - +125°C.

4)      Obciążenie wyjścia 10pF/20mA.

5)      Częstotliwość na wyprowadzeniach zewnętrznych minimum 20MHz.

6)      Należy zaprojektować odpowiednik logiczny dowolnego układu z rodziny CD4000. Lista dostępna jest m.in. TU lub TU.

7)      Ze względu na brak danych szczegółowych należy dodatkowo przyjąć:

-         maksymalny prąd warstw metalicznych 1mA/µm (zabezpieczenie przed elektromigracją),

-         maksymalne odległości pomiędzy sąsiednimi kontaktami do podłoża 50µm i wyspy 150µm (zabezpieczenie przed zatrzaskiwaniem się układu),

-         PAD z warstwy M3 o wymiarach 100µm x 100µm,

-         wyprowadzenia wejściowe powinny mieć zabezpieczenie przed ESD w postaci diod lub tranzystorów p-n-p,

-         preferowany jest układ I/O w postaci ringu.

 

 

Opracował Bogdan Pankiewicz, Gdańsk 2009