Laboratorium do przedmiotu „Projektowanie Układów ASIC”.

1. Organizacja i zasady wykonywania ćwiczeń.

W ramach laboratorium należy wykonać 3 ćwiczenia polegające na symulacji badanych układów z wykorzystaniem symulatora PSPICE oraz wykonaniu topografii przy użyciu programu MAGIC. Ćwiczenia można wykonywać samodzielnie lub w grupach dwuosobowych. Każde z ćwiczeń kończy się wypełnieniem stosownego protokołu, którego wzór znajduje się w załączniku do wykonywanego ćwiczenia. Załącznik ten po wypełnieniu przy użyciu programu Open Office należy przesłać elektronicznie na adres wskazany przez prowadzącego zajęcia. Czas wykonania ćwiczenia wynosi dwa zajęcia laboratoryjne. Przed przystąpieniem do wykonania ćwiczenia należy zapoznać się z jego opisem dostępnym na stronie http://www.ue.eti.pg.gda.pl/~bpa/pua/lab.htm oraz przygotować się teoretycznie w zakresie znajomości zagadnień związanych z badanym układem.

2. Kryterium wystawienia oceny.

Ocenę końcową stanowi średnia uzyskana ze sprawozdania oraz odpowiedzi ustnej udzielanej prowadzącemu zajęcia w trakcie wykonywania ćwiczenia. Należy obowiązkowo wykonać wszystkie trzy przewidziane programem laboratorium ćwiczenia.

3. Literatura:

1) Z. Staszak., J. Glinianowicz, D. Czarnecki, skrypt pt. „Układy elektroniczne liniowe”.

2) A. Guziński, „Liniowe elektroniczne układy analogowe”, WNT 1992.

3) J. Izydorczyk, „PSpice komputerowa symulacja układów elektronicznych”, Helion, 1993.

4) B. Pankiewicz, materiały pomocnicze do przedmiotu „ Projektowanie Układów ASIC”, Gdańsk 2005.

5) R. L. Geiger, P. E. Allen, N. R. Strader, „VLSI design techniques for analog and digital circuits“, McGraw-Hill 1990. (str. 19-27 uzysk produkcyjny, okno procesu, str. 39 – elektromigracja, str. - 61 zatrzaskiwanie się układów CMOS, str. 62 – zabezpieczanie wejść przed ładunkiem elektrostatycznym)

6) P. E. Allen, D. R. Holberg, „ CMOS analog circuit design“, Sunders College Publishing, 1987.

7) P. R. Gray, R. G. Meyer, ”Analysis and design of analog integrated circuits”, John Wiley & Son, Inc. 1993.

8) P. Gajewski, J. Turczyński, „ Cyfrowe układy scalone CMOS”, WKŁ 1990. (zabezpieczenie przed ładunkiem elektrostatycznym str. 31-37).

9) „Matching properties of MOS transistors”, M. Pelgrom, A. Duinmaijer, A. Welbres, IEEE Journal of Solid-State Circuits, vol.. 24, no. 5, October 1989.

10) „Boundary-Scan Tutorial”, ASSET Inter Tech 2000, www.asset-intertech.com.

11) K. P. Parker, “The Boundary-Scan Handbook Second Edition Analog and Digital”, Kluwer Academic Publishers, 1998.

12) A. Grochowski, D. Bhattachara, T.R.Viswanathan, K. Laker, „Integrated Circuit Testing for Quality Assurance in Manufacturing: History, Current Status, and Future Trends”, IEEE Transactions on Circuits and Systems – II Analog and Digital Signal Processing, vol. 44, no. 8, pp. 610-633, August 1997.

13) “Analog VLSI: Signal and Information processing”, Chapter Design for Testability.