Projekt do przedmiotu
„Projektowanie Układów ASIC”.
UWAGA: Terminy prezentacji w semestrze zimowym
2010/2011:
I prezentacja:
- UWAGA ZMIANA TERMINU GRUPY WTORKOWEJ - grupa wtorkowa: 30/11/2010
- grupa czwartkowa: 25/11/2010
II prezentacja:
- grupa wtorkowa: 18/01/2011
- grupa czwartkowa: 20/01/2011
W ramach zajęć należy wykonać projekt układu bądź bloku układu scalonego ASIC. Dopuszcza się prace samodzielne lub wykonywane przez dwuosobowe grupy. Projekt powinien być wykonany wg poniższego planu:
a) Rozpoznanie literaturowe związane z realizowanym projektem.
b) Propozycja rozwiązania zadania projektowego.
c) Symulacje wstępne układu (program PSPICE).
d) Wykonanie topografii (program MAGIC).
e) Ekstrakcja topografii oraz symulacje końcowe po wykonaniu topografii.
f) Ewentualne poprawki w schemacie i topografii układu oraz końcowe symulacje.
g) Oddanie projektu w formie pliku zawierającego: opis zrealizowanego układu, listę połączeń układu przed wykonaniem topografii, projekt topografii wykonany przy użyciu programu MAGIC, listę połączeń po ekstrakcji, podsumowanie i wnioski końcowe.
Projekt należy wykonać w technologii CMOS TSMC 0.18um (dla specjalności Systemy Mikroelektroniczne) lub ORBIT CMOS 2um (dla pozostałych specjalności). Parametry modeli jak również plik technologiczny do programu MAGIC są umieszczone odpowiednio w załącznikach A - G. Zostały one pobrane ze strony www.mosis.com gdzie można również znaleźć dokładniejsze informacje dotyczące ww. technologii.
Zachęca się do samodzielnego zaproponowania tematu projektu. Jeśli dana grupa nie skorzysta z tej możliwości, prowadzący zajęcia przydzieli zadanie wg własnego uznania. Przykładowe tematy zadań projektowych są podane w punkcie 4 niniejszego opracowania.
W trzecim tygodniu zajęć każda grupa wygłasza krótkie, maksymalne dziesięciominutowe sprawozdanie z postępu prac. Podobnie, na ostatnich zajęciach każda grupa wygłasza sprawozdanie z osiągniętych wyników prac. W czasie prezentacji będzie dostępny do dyspozycji rzutnik komputerowy.
UWAGA: Ww. prezentacje powinny zawierać na kolejnych
slajdach:
Prezentacja pierwsza, na 8 zajęciach projektowych:
1.
tytuł projektu i
wymagania projektowe,
2.
wyszczególnienie
literatury, która została wykorzystana do wykonania projektu,
3.
zaproponowany
schemat układu,
4.
przykładowe
symulacje,
5.
podsumowanie.
Prezentacja końcowa:
1.
tytuł projektu i
wymagania projektowe,
2.
zaproponowany
schemat układu,
3.
przykładowe
symulacje,
4.
rysunek topografii,
5.
wyniki symulacji po
ekstrakcji w postaci tabeli zawierającej: wymagania projektowe, wyniki
symulacji przed ekstrakcją, wyniki symulacji po ekstrakcji,
6.
podsumowanie.
CZAS OBU PREZENTACJI 5MIN BEZ
MOŻLIWOŚCI PRZEDŁUŻENIA!!!
Ocenę końcową stanowi średnia uzyskana z oddanego sprawozdania oraz ocen uzyskanych na dwóch prezentacjach.
1) Z. Staszak., J. Glinianowicz, D. Czarnecki, skrypt pt. „Układy elektroniczne liniowe”.
2) A. Guziński, „Liniowe elektroniczne układy analogowe”, WNT 1992.
3) J. Izydorczyk, „PSpice komputerowa symulacja układów elektronicznych”, Helion, 1993.
4) B. Pankiewicz, materiały pomocnicze do przedmiotu „ Projektowanie Układów ASIC”, Gdańsk 2005.
5) R. L. Geiger, P. E. Allen, N. R. Strader, „VLSI design techniques for analog and digital circuits“, McGraw-Hill 1990. (str. 19-27 uzysk produkcyjny, okno procesu, str. 39 – elektromigracja, str. - 61 zatrzaskiwanie się układów CMOS, str. 62 – zabezpieczanie wejść przed ładunkiem elektrostatycznym)
6)
P. E.
Allen, D. R. Holberg, „ CMOS analog circuit design“, Sunders College Publishing,
1987.
7)
P. R.
Gray, R. G. Meyer, ”Analysis and design of analog integrated circuits”, John
Wiley & Son, Inc. 1993.
8) P. Gajewski, J. Turczyński, „ Cyfrowe układy scalone CMOS”, WKŁ 1990. (zabezpieczenie przed ładunkiem elektrostatycznym str. 31-37).
9)
„Matching
properties of MOS transistors”, M. Pelgrom, A. Duinmaijer, A. Welbres, IEEE
Journal of Solid-State Circuits, vol.. 24, no. 5, October 1989.
10) „Boundary-Scan Tutorial”, ASSET
Inter Tech 2000, www.asset-intertech.com.
11) K. P. Parker, “The Boundary-Scan
Handbook Second Edition Analog and Digital”, Kluwer Academic Publishers, 1998.
12) A. Grochowski, D. Bhattachara,
T.R.Viswanathan, K. Laker, „Integrated Circuit Testing for Quality Assurance in
Manufacturing: History, Current Status, and Future Trends”, IEEE Transactions
on Circuits and Systems – II Analog and Digital Signal Processing, vol. 44, no.
8, pp. 610-633, August 1997.
13) “Analog VLSI: Signal and Information
processing”, Chapter Design for
Testability.
Poniżej przedstawiono tylko zarysy zadań projektowych. Zadania przydzielone przez prowadzącego zajęcia będą zawierały bardziej szczegółowe specyfikacje zawierające dodatkowo szereg wymaganych parametrów takich jak np. napięcie zasilające, pobór mocy, wprowadzane szumy i zniekształcenia, częstotliwość pracy, pasmo, współczynniki CMRR, PSRR, zakres dynamiki, wydajność prądowa oraz wiele innych.
Projekt 1: Należy zaprojektować prosty cyfrowy układ scalony (np. kilka bramek logicznych, dekoder BCD-7seg, licznik lub inny o podobnej trudności) z interfejsem IEEE1149.1 łącznie z jego opisem w języku BSDL.
Projekt 2: Należy zaprojektować cyfrowy bufor I/O o następujących właściwościach:
- tryb dwukierunkowy,
- zmiana poziomu napięcia wejściowego (3.3V) oraz rdzenia wewnętrznego (1.5V),
- realizacja rejestrów Boundary-Scan,
- minimalizacja opóźnienia wyjściowego przy założeniu sterowania pojemnością o wartości 5pF,
- wydajność prądowa minimum 25mA.
Projekt 3: Należy zaprojektować układ scalony zawierający wzmacniacz operacyjny oraz interfejs IEEE1149.4.
Projekt 4: Należy wykonać projekt przetwornika analogowo-cyfrowego. Układ scalony powinien być wyposażony w interfejs IEEE1149.4.
Projekt 5: Należy zaprojektować układ scalony zawierający przetwornik cyfrowo analogowy wraz z interfejsem IEEE1149.4.
Projekt 6: Należy zaprojektować analogową komórkę wejścia-wyjścia wyposażoną w układy niezbędne do włączenia do interfejsu IEEE1149.4.
Projekt 7: Należy zaprojektować wzmacniacz transkonduktancyjny OTA oraz filtr czasu ciągłego typu OTA-C.
Projekt 8: Należy zaprojektować filtr w paśmie akustycznym z wykorzystaniem techniki C-przełączane.
Projekt 9: Należy
zaprojektować kontroler IEEE1149.1 gotowy do użycia w dowolnym układzie
cyfrowym.
Projekt 10: Należy zaprojektować kontroler IEEE1149.4 gotowy do użycia w dowolnym układzie mieszanym.
Projekt 11: Należy zaprojektować przetwornik A-C z sukcesywnym przybliżaniem. Jako przetwornik C-A należy użyć przetwornika z podziałem ładunków. Wymagana rozdzielczość 10 bitów, napięcie zasilania 5V dla technologii ORBIT 2um oraz 3.3V dla technologii TSMC 0.18um. Szybkość przetwarzania nie mniejsza niż 150k/sekundę (ORBIT) lub 500k/sekundę (TSMC). Należy wykonać symulacje dla napięć zasilających z zakresu 4-6V(ORBIT) lub 2.8-3.8V(TSMC), temperatury –25 +80°C, z rozrzutem 5% napięcia progowego tranzystorów oraz współczynników transkonduktancyjnych tranzystorów, oraz z 0.05% rozrzutem względnym pojemności kondensatorów i 5% rozrzutem bezwzględnym wartości pojemności.
Załącznik A – parametry modeli PSPICE technologia CMOS TSMC 0.18um.
Modele SPICE do technologii TSMC 0.18um
Załącznik B – plik technologiczny CMOS TSMC 0.18 do programu MAGIC.
Plik technologiczny do programu MAGIC dla technologii TSMC 0.18um
Załącznik C – opis programu MAGIC
Załącznik D – modele SPICE ORBIT CMOS n-well 2um
Załącznik E – Ramka wyprowadzeń we/wy analogowych dla technologii ORBIT CMOS n-well 2um (zawiera tylko zabezpieczenie przed ESD)
Załącznik F – Ramka wyprowadzeń cyfrowych we/wy dla technologii ORBIT CMOS n-well 2um (zawiera bufory 3-stanowe)
Załącznik G – krótki opis w.w. wyprowadzeń.