Inżynieria Układów Programowalnych (semestr 4)

dr inż. Miron Kłosowski EA309

miron.klosowski@pg.edu.pl

Wykład:

Treść wykładu: iup.ppt
Lista pytań do kolokwium: iup-kolo.html
(studenci którzy otrzymali co najmniej 4,0 z laboratorium są zwolnieni z kolokwium)

Screencasty z niektórymi wykładami:

Wektory

Procesy kombinacyjne cz. 1

Procesy kombinacyjne cz. 2

Układy kombinacyjne - dokończenie

Procesy sekwencyjne

Układy sekwencyjne

Maszyny stanów

Stany zabronione

Funkcje i procedury

Laboratorium:

Ćwiczenia laboratoryjne należy zaliczać wg kolejności z tabeli poniżej.

Podczas oddawania każdego ćwiczenia, studenci muszą wykazać, że są autorami prezentowanego projektu i przygotowali go samodzielnie. W przypadku stwierdzenia jakichkolwiek wątpliwości co do samodzielnej pracy, będą wyciągane surowe konsekwencje.

Laboratorium – możliwa praca w domu (tworzenie kodu VHDL, symulacja i próbna synteza):

Ćwiczenia można wcześniej przygotować w domu i wykonać do nich odpowiednią symulację funkcjonalną (testbench), w celu sprawdzenia ich działania (w ćwiczeniu 10 symulacja funkcjonalna nie jest obowiązkowa).

Poniżej materiał o oprogramowaniu projektowym Vivado, które należy pobrać ze strony www.xilinx.com (wersja webpack 2018.3) i uruchomić na domowym komputerze (także z systemem Windows 10). W materiale zawarto również porady dotyczące tworzenia testbenchy do ćwiczeń laboratoryjnych.

Demonstracja VIVADO

Poniżej materiał o przykładzie modelowania i symulacji. Przedstawiono przykład modelowania drgań zestyków i podłączenie tego modelu do symulowanego układu. Przedstawiono rezultaty symulacji z drganiami zestyków oraz modyfikacje wprowadzone do symulowanego układu w celu rozwiązania problemu drgań zestyków.

Demonstracja - drgania zestyków

Moduł modelujący drgania zestyków dostępny jest tu: bounce.vhd

(warto go użyć do testowania projektów pod kątem odporności na drgania zestyków).

Laboratorium – realizacja ćwiczeń w sali EA308:

Wybór płytki FPGA do zaprogramowania

Skrócona instrukcja projektowania z wykorzystaniem FPGA

Demonstracja VIVADO - programowanie płytki FPGA Basys3

Uwagi ogólne do wszystkich ćwiczeń:
Ćwiczenia zaliczamy w kolejności podanej w poniższej tabeli.
Częstotliwość zegara wynosi 100 MHz.

Rodzaj układu FPGA który trzeba wybrać w ustawieniach projektu Vivado: xc7a35tcpg236-1

Następujące ostrzeżenie Vivado można zignorować we wszystkich ćwiczeniach:

[Constraints 18-5210] No constraints selected for write.

Numer ćwiczenia	Nazwa ćwiczenia	Orientacyjny czas wykonania	Ocena z lab.
1	Generator parzystości	1 h	2,0
2	Układ kombinacyjny	1 h	2,0
3	Licznik w kodzie Graya	2 h	2,0
4	Licznik w kodzie Johnsona	2 h	2,0
5	Dzielnik częstotliwości	3 h	2,0
6	Sterowanie wyświetlaczem LED	3 h	3,0
7	Prosty stoper	3 h	3,5
8	Obsługa myszki PS/2	4 h	4,0
9	Obsługa portu RS-232	4 h	4,5
10	w opracowaniu	5 h	5,0

Ćwiczenia można wcześniej przygotować w domu i wykonać do nich odpowiednią symulację funkcjonalną (testbench), w celu sprawdzenia ich działania (w ćwiczeniu 10 symulacja funkcjonalna nie jest obowiązkowa).

Poniżej materiał o oprogramowaniu projektowym Vivado, które należy pobrać ze strony www.xilinx.com (wersja webpack 2018.3) i uruchomić na domowym komputerze (także z systemem Windows 10). W materiale zawarto również porady dotyczące tworzenia testbenchy do ćwiczeń laboratoryjnych.

Informacje dodatkowe: