Inżynieria Układów Programowalnych (e-learning)
Screencasty z wykładami:
Wektory
(uzupełnienie wykładów klasycznych)
UWAGA!
Kolejne screencasty będą dostępne wyłącznie na platformie e-nauczanie (enauczanie.pg.edu.pl).
Proszę zapisać się na kurs „Synteza układów cyfrowych w
strukturach FPGA z wykorzystaniem języka VHDL” (SUCFPGA).
UWAGA!
Przypominam o obowiązkowej realizacji zadań z wykorzystaniem
laboratorium zdalnego. Obecnie wszystkie zadania są już dostępne w wersji
zdalnej.
UWAGA! Zgodnie z
nowym harmonogramem realizacji zajęć dydaktycznych na studiach stacjonarnych i
niestacjonarnych na Wydziale Elektroniki, Telekomunikacji i Informatyki (WETI)
Politechniki Gdańskiej - laboratorium zdalne działa do 15 czerwca 2020. Pliki
ze sprawozdaniami zaliczeniowymi można jeszcze wysyłać pocztą elektroniczną do
18 czerwca 2020.
Laboratorium – praca w domu (tworzenie kodu VHDL, symulacja
i próbna synteza):
Poniżej materiał o
przykładzie modelowania i symulacji. Przedstawiono przykład modelowania drgań
zestyków i podłączenie tego modelu do symulowanego układu. Przedstawiono
rezultaty symulacji z drganiami zestyków oraz modyfikacje wprowadzone do
symulowanego układu w celu rozwiązania problemu drgań zestyków.
Demonstracja -
drgania zestyków
Moduł modelujący drgania
zestyków dostępny jest tu: bounce.vhd
(warto go użyć do testowania
projektów pod kątem odporności na drgania zestyków).
Laboratorium – praca zdalna (uruchomienie zadania na płytce
z układem FPGA, demonstracja kodu VHDL oraz rezultatów symulacji):
Instrukcja
zdalnej realizacji zadań laboratoryjnych
Zasady
oceniania zadań laboratoryjnych realizowanych w formie zdalnej
Demonstracja
VIVADO - programowanie płytki FPGA Basys3
Modyfikacje do zadań
laboratoryjnych przewidzianych na płytkę Spartan3 związane z zaliczaniem
zdalnym na płytce Nexys-A7 przedstawiono poniżej:
Uwagi ogólne do
wszystkich zadań:
Częstotliwość zegara wynosi 100 MHz
(zamiast 50 MHz).
Wygląd płytki jest inny niż na zdjęciach w instrukcjach do zadań.
Format plików z
ograniczeniami projektowymi jest inny (poprawne dla pracy zdalnej na płytce
Nexys-A7 pliki dołączono poniżej do każdego ćwiczenia).
Rodzaj układu FPGA który
trzeba wybrać w ustawieniach projektu Vivado:
xc7a100tcsg324-1
Następujące ostrzeżenie
Vivado można zignorować we wszystkich zadaniach:
[Constraints 18-5210] No
constraints selected for write.
Następujące ostrzeżenia
Vivado można zignorować w zadaniach 3 i 4:
[Power 33-232] No user
defined clocks were found in the design! Power estimation will be inaccurate
until this is corrected.
[Timing 38-313] There are
no user specified timing constraints. Timing constraints are needed for proper
timing analysis.
[Place 46-29]
place_design is not in timing mode. Skip physical synthesis in placer.
Uwagi do zadań:
Zadanie 1 i 2 – brak
możliwości zaliczenia zdalnego (osoby które nie zaliczyły jeszcze tych ćwiczeń
powinny zacząć pracę nad kolejnymi zadaniami).
UWAGA! Laboratorium w formie
klasycznej nie będzie już kontynuowane w tym semestrze. W związku z tym nie
będzie możliwości uzupełniania ewentualnych braków zadań 1 i/lub 2. Zadania te
zostaną potraktowane jako wykonane dla wszystkich studentów.
Zadanie 3:
Zadanie 4:
Zadanie 5:
Zadanie 6:
Zadanie 7:
Zadanie 8:
Zadanie 9:
Zadanie 10 (kompletny opis zadania dla laboratorium zdalnego)