Strona główna

Katedra Systemów Mikroelektronicznych, Wydział Elektroniki, Telekomunikacji i Informatyki, Politechnika Gdańska

English version

Języki projektowania HDL

UWAGA: Strona archiwalna!
Aktualna strona jest pod adresem:

http://www.ue.eti.pg.gda.pl/fpgalab_new/index.php?id=hdl

Zasady zaliczenia przedmiotu:

Wykład (15 godz./sem.):
50 punktów = 2 kolokwia: I kol.: 25 punktów, II kol.: 25 punktów
kolokwium = test 40 pytań, czas trwania 15 min., obliczanie punktów wg wzoru:
pkt_za_kol1 = (liczba_poprawnych_odp1 - 10)*25/30
pkt_za_kol2 = (liczba_poprawnych_odp2 - 10)*25/30

Laboratorium (30 godz./sem.):
50 punktów.
Ostateczny termin zaliczania ćwiczeń laboratoryjnych: na ostatnich zajęciach przewidzianych dla grupy, do której należy student.

Warunek konieczny do zaliczenia:
Przynajmniej 25 pkt. za kolokwia (suma I kol. + II kol.) oraz przynajmniej 25 punktów z laboratorium.

Progi ocen:
>=90 pkt ==> ocena 5
>=80 pkt ==> ocena 4,5
>=70 pkt ==> ocena 4
>=60 pkt ==> ocena 3,5
>=50 pkt ==> ocena 3

Aktualności

Wyniki zaliczenia przedmiotu
Termin dodatkowy kol. I/II: piątek 28.04.2017 o godz. 14:15, zbiórka przed salą 308EA.

Wykład

Materiały do wykładu (PDF)

Laboratorium

UWAGA: Pliki *.v i *.vhd z zadania od 1 do 4 należy przesłać (spakowane) na adres:
lab@ue.eti.pg.gda.pl w postaci "cw_XXX_nazwisko1_nazwisko2.zip"

Zadania laboratoryjne:

Nr zadania
Nazwa
Sposób wykonania
Orientacyjny czas wykonania
Punkty

Zadanie 1 Generator parzystości Verilog 2x45 min. 4

Zadanie 2 Dzielnik częstotliwości Verilog 2x45 min. 4

Zadanie 3 Obsługa portu RS-232 Verilog 4x45 min. 8

Zadanie 4 Zegar czasu rzeczywistego VHDL lub Verilog 6x45 min. 10

Zadanie 5 Prosty kalkulator z klawiaturą PS/2 VHDL lub Verilog 8x45 min. 12

Zadanie 6 Testowanie i implementacja układu szyfrującego AES 128 bit VHDL pozostały 12

Informacje dodatkowe:

Skrócona instrukcja projektowania układu FPGA do układu Spartan3
Instrukcja obsługi płytki Digilent Spartan-3
Odczyt klawiatury PS/2
System interfejsu RS-232
Wikipedia: RS-232

Nr zadania	Nazwa	Sposób wykonania	Orientacyjny czas wykonania	Punkty
Zadanie 1	Generator parzystości	Verilog	2x45 min.	4
Zadanie 2	Dzielnik częstotliwości	Verilog	2x45 min.	4
Zadanie 3	Obsługa portu RS-232	Verilog	4x45 min.	8
Zadanie 4	Zegar czasu rzeczywistego	VHDL lub Verilog	6x45 min.	10
Zadanie 5	Prosty kalkulator z klawiaturą PS/2	VHDL lub Verilog	8x45 min.	12
Zadanie 6	Testowanie i implementacja układu szyfrującego AES 128 bit	VHDL	pozostały	12