Logo Katedry
Strona główna
Katedra Systemów Mikroelektronicznych, Wydział Elektroniki, Telekomunikacji i Informatyki, Politechnika Gdańska Logo Wydziału
English English version

Języki projektowania HDL

Opracowanie przedmiotu: dr. hab. inż. M. Wójcikowski

Aktualności


Zasady zaliczenia przedmiotu:

Wykład (15 godz./sem.): Laboratorium (30 godz./sem.): Warunek konieczny do zaliczenia: Progi ocen:

Wykład


Laboratorium

UWAGA: Pliki *.v i *.vhd z zadania od 1 do 4 należy przesłać (spakowane) na adres:
lab@ue.eti.pg.gda.pl w postaci "cw_XXX_nazwisko1_nazwisko2.zip"

Zadania laboratoryjne:

Nr zadania

Nazwa

Sposób wykonania

Orientacyjny czas wykonania

Punkty

Zadanie 1 Generator parzystości Verilog 2x45 min. 4
Zadanie 2 Dzielnik częstotliwości Verilog 2x45 min. 4
Zadanie 3 Obsługa portu RS-232 Verilog 4x45 min. 8
Zadanie 4 Zegar czasu rzeczywistego VHDL lub Verilog 6x45 min. 10
Zadanie 5 Prosty kalkulator z klawiaturą PS/2 VHDL lub Verilog 8x45 min. 12
Zadanie 6 Testowanie i implementacja układu szyfrującego AES 128 bit VHDL pozostały 12


Informacje dodatkowe: