Języki projektowania HDL - 6. sem.

Opracowanie przedmiotu: dr. hab. inż. M. Wójcikowski

Wykład (15 godz./sem.):
- 50 punktów = 2 kolokwia: I kol.: 25 punktów, II kol.: 25 punktów (kierunkowy efekt kształcenia [K_W19])
- obecność na wykładzie: +5 punktów
- kolokwium = test 40 pytań,
- obliczanie punktów za kol. wg wzoru:
  - pkt_za_kol1 = (liczba_poprawnych_odp1 - 10)*25/30
  - pkt_za_kol2 = (liczba_poprawnych_odp2 - 10)*25/30
Laboratorium (30 godz./sem.):
- 50 punktów. (kierunkowy efekt kształcenia [K_U16])
- Ostateczny termin zaliczania ćwiczeń laboratoryjnych: na ostatnich zajęciach przewidzianych dla grupy, do której należy student.
Warunek konieczny do zaliczenia:
- Przynajmniej 25 pkt. za kolokwia (suma I kol. + II kol.) oraz przynajmniej 25 punktów z laboratorium.
Progi ocen:
- ≥90 pkt. ==> ocena 5
- ≥80 pkt. ==> ocena 4,5
- ≥70 pkt. ==> ocena 4
- ≥60 pkt. ==> ocena 3,5
- ≥50 pkt. ==> ocena 3
- <50 pkt. ==> ocena 2
- Zasady oceniania - dodatkowe informacje

Materiały, aktualności, wyniki zaliczenia są umieszczone na platformie eNauczanie.

Zadania laboratoryjne do realizacji STACJONARNEJ z płytkami Nexys A7 (układ FPGA Artix-7 firmy Xilinx)

Nr zadania	Nazwa	Sposób wykonania	Orientacyjny czas wykonania	Punkty
Zadanie 1	Generator parzystości	Verilog	2x45 min.	2
Zadanie 2	Dzielnik częstotliwości	Verilog	2x45 min.	4
Zadanie 3	Obsługa portu RS-232	Verilog	4x45 min.	8
Zadanie 4	Zegar czasu rzeczywistego	VHDL lub Verilog	6x45 min.	12
Zadanie 5	Prosty kalkulator z klawiaturą PS/2	VHDL lub Verilog	8x45 min.	12
Zadanie 6	Testowanie i implementacja układu szyfrującego AES 128 bit	VHDL	pozostały	12

Zadania laboratoryjne DO REALIZACJI ZDALNEJ na płytkach Nexys A7 (układ FPGA Artix-7 firmy Xilinx),

Nr zadania	Nazwa	Sposób wykonania	Orientacyjny czas wykonania, ostateczny termin oddania *	Punkty
Zadanie 1	Generator parzystości (Remote Lab)	Verilog	2x45 min., termin oddania: 3. tydzień semestru	2
Zadanie 2	Dzielnik częstotliwości (Remote Lab)	Verilog	2x45 min., termin oddania: 4. tydzień semestru	4
Zadanie 3	Obsługa portu RS-232 (Remote Lab)	Verilog	4x45 min. , termin oddania: 6. tydzień semestru	8
Zadanie 4	Zegar czasu rzeczywistego (Remote Lab)	VHDL lub Verilog	6x45 min., termin oddania: 9. tydzień semestru	12
Zadanie 5	Prosty kalkulator z klawiaturą PS/2 (Remote Lab)	VHDL lub Verilog	8x45 min., termin oddania: 13. tydzień semestru	12
Zadanie 6	Testowanie i implementacja układu szyfrującego AES 128 bit (Remote Lab)	VHDL	pozostały, termin oddania: 15. tydzień semestru	12

* w danym tygodniu deadline na oddanie ćwiczenia przypada w dniu zajęć ustalonych w planie.